Pure Digital Audio ジッターに関する資料

ジッターに関する資料

こんな資料もありますね。

やはりＦＰＧＡなどのロジックデバイスのジッターは１００ｐｓ単位のようだ。
これはＦＰＧＡの話だけれど、一般のロジック回路でも大差無いのではないかなー？

　　　特定の入力ジッタがある場合の CLKDLL/DCM 出力ジッタの計算方法

　　　Jitter: Variations in the Significant Instants of a Clock or Data Signal

以下はＡＤＣメーカーの話だが、

　　　高速ADCに対するクロック・ジッタの影響

　　”クロックを「低ジッタ」と呼ぶのは、ほとんど意味がなくなっています。なぜなら、この表現は別の事柄に関心をもつ人々に別の事柄を意味しているからです。プログラマブル・ロジックのメーカーにとっては、30psまたは50psでさえ低ジッタであると見なされるからです。”

と書いてある。これから見えてくるのは、ＤＡＣやＡＤＣが低いジッターのクロックを要求するのに対し、外部ロジックがそれについていけていないと言う実態だろうか。これがそもそもオーディオでジッターが問題になる原因か？

私は今までジッター問題は、

　　　ＤＤＣ（ＤＡＩ） vs ＤＡＣ

と言う構図かと思っていたが、そうでは無く、

　　　ロジック回路 vs ＤＡＣ

の構図らしい。

ところで、ロジック回路でのジッター発生のメカニズムは下図の様な考え方なんだね。これにさらにノイズでスレッショルドレベルの変動が輪を掛ける。。。

<<出力バッファにパスコン入れた | ホーム | ジッターとノイズは紙一重Ⅲ （ジッターの生い立ちと性質についてその４）>>

rtm_iinoさま
やっとビデオが見れました。情報ありがとうございます。
後半のジッターの話ですよね。玉子のスケジュールの話は面白かった。。。

一般論としては正しくて、ＤＡＣ側のクロックをソース側に送れるならそれが一番と言ってますね。でもそれではソース側の機器をすべて買い換えなくてはいけないし。。。

最後はＥＳＳのコマーシャルでちょっと残念でしたが、我が家のＤＡＣもＥＳＳの９０１８ですけど、でもまだ外から来るＢＣＬＫの質で音が変わるから、この話はすべて信じる気にはなれないですねー。ＰＬＬ（ジッタクリーナ）は完璧じゃないけど、ジッタを何分の一かには出来るのだと思います。

やっぱりＦＩＦＯでＰＣ側のジッタをＤＡＣに伝えないようにするのが一番良いと思いますが。。。

2013/02/06(水) 15:24:09 |
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cocoパパ #-
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rtm_iino さん、ぼんさん
情報ありがとうございます。
見たいのですが、
今週忙しくて良く見れていません。
週末にみてみます。(^-^)/

2013/01/31(木) 08:21:47 |
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Cocoパパ #-
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Youtubeの進化

横ですが、、、rtm_iinoさんご紹介されているYoutube観てて、すごいことに気づきました。
Total viewカウンタの下の「文字起こし」というアイコンを押してみて下さい。音声が文字になってますよ！　これで日本語に同時翻訳してくれれば・・・。　そのうち搭載されるでしょうね。
　でもでも、この手の技術系の話は下手に和訳すると意味不明になりますので、英語字幕で十分ですね(^^)

2013/01/30(水) 23:22:07 |
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ぼん #mQop/nM.
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CoCoパパさん

ESSのCTOのRMAFのビデオYoutube見ましたか？
http://www.youtube.com/watch?feature=player_embedded&v=JYjHKv2_OqQ

2013/01/30(水) 16:35:14 |
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rtm_iino #-
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高周波のA/Dとオーディオでは考え方が全く違います。
50GHzのサンプリングオシロのA/Dは1pS以下をサンプルしなくてはなりません。
30pSが大きいか小さいかは用途によるという話ですね。

ルビジウムにもジッターは残っています。
PLLで100MHzまで落とした後はDDSやCPLDを使っているからです。
それに時計用途なので目的も違います。

デジタルの階段状の波形をフィルター通して均して聞いているのですからあまり細かい事言っても仕方ないような気がします。
なぜならHDソースの大半は中身が入っていません。