ロジックICの説明書などを見ると、信号が変動する時GND電位や電源電圧の変動があり、それによりスレッショルドレベルの変動があると書いてある。であるなら、それによりジッターが生じているはずだ。定量的にどの程度変動するのか良くは判らないが、仮に下図のように計算してみた。
その量を計算すると、GNDノイズが有る程度の量なら単に1段のバッファを通っただけで45psくらいのジッターが有るはずだ。これがいかに大きい値であるかは皆さんご存知と思う。高精度XTALのジッターが10psなんて話をしているのに、ロジック1段で45psもあるのか?この計算は極端だとしてもロジック1段で10ps位は十分ありそうに思う。
つまりロジック回路自体がジッターの増幅器だと言っても良いと思う。そのジッターが合算されてBCLKとなり、タイミング的にその影響を直に受けるDACチップが音を悪くしているのだと思う。
これから考えると、複雑なロジック構造のDDCなどはトータルするといったいいくらのジッターが乗っているのだろうか?電源をいかにキレイにするか、XTALから出力までのロジック段数をいかに少なくするかがジッターを減らすことに決定的に影響するだろう。

- 2013/01/25(金) 21:57:18|
- ジッターについて
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FPGAはフレキシブルで便利ですが専用のASICと比べると不利ではないかと思います。
デジタル回路でHLしかないと思いがちですがクロック波形を整形しようとシュミット付きのゲートを通しても波形が改善されない事の方が多いですね。
市販のオーディオ機器のクロックの波形を眺めているとよくこれで動くなというのはたくさんあります。
そういう観点からするとクロックは1ppmでも上等でジッターも少々は許容範囲というところでしょうか。
多分ジッターが無くなるとつまらない音になりそうな気がします。
フルーエンシ理論のDACは付加された高調波が売りですから歪率や高調波を測定すると他のDACより必ず低い値になります。
- 2013/01/26(土) 23:25:15 |
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- rtm_iino #-
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rtm_iinoさん
下記情報ありがとうございます。
これはIC内の話ですから、ディスクリートに比べると少なめなはずですが、ほぼ私のイメージと合ってますね。
Any clock, once it is inside the FPGA, will have roughly 100 ps peak to peak jitter imposed on it from all the internal switching that is going on, in the best case. If you have poor bypassing (decoupling), and poor signal integrity, that number can easily reach 1000 ps. No PLL will make any of this better, as it is in the same fabric as the rest.
- 2013/01/26(土) 22:32:38 |
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- cocoパパ #-
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GND電位が振れるのはバイパスのデカップリングが不足している時やある周波数でGNDが共振するケースです。
電源とGNDは裏返しなのでGNDが安定していると思ったら大間違いですが、電源のレギュレーターは通常1%ほどのリファレンス精度あるかないかでしょう。
レギュレーターの電圧変動は負荷と入力以外にリファレンスの温度変動も入るので精密なリファレンスが欲しければ基準電位を複数のダイオードから取って平均するしかありません。
HifiDUINOでES9801のDPLLのLowestでロックしないのはオシレーターは関係ないと結論ずけましたけど、それは多分正しいと思います。
ジッタークリーナーで除去できるのは周期ジッターだけです。
ルビジウムでもジッターはありますし、中身は紫の光から出ているクロックをロジックICで分周しているので最終的には周波数の誤差やジッターはPLLに依存しています。
PLLを使うという事は周波数は位相検波器の周期で常に上下変動するという事です。
騙されたと思ってDACなどをアルミケースに入れて鉄のPCのケースにでも入れて2重シールドして配線材をまともな物で接続する方がジッタークリーニングするより効果的だと思います。
ただ基板にノイズ対策が十分されていない場合は当然基板内部のノイズはシールドでは取れません。
伊藤健一+ノイズで検索してみてください。
- 2013/01/26(土) 08:20:08 |
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- rtm_iino #-
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