ワードクロックのことを調べていて、RMEの回路ブロック図にこういうのがあった。これはADI-4というフォーマット変換回路（DDC)のブロック図。 オレンジがクロック回路。
これを見ると、内部のPLLによるクロック回路（RMEはSteadyClockと呼んでいる）に同期をかける方法として、入力したSPDIF信号から取り出したクロックを使うか、ワードクロックを使うかの選択をしていることがわかる。
PLLを使わないわけではなく、PLLにきれいなクロックで同期をかけるという事なんだね。
そりゃSPDIF信号から取り出したクロックを使うより、一定の発振をしているワードクロックを使った方が良いに決まっているわな。。。議論の余地なし。（だってSPDIF信号はジッター成分をたっぷり含んでいるんだから）
これを見る限り、ワードクロック無しではHiFiではないといっても過言ではないような。。。やっぱりなんでワードクロックが広まらないのか不思議としか言いようがない。まあすごく良いPLLがあるならワードクロックは要らないんでしょうが、今までの経験では１００％完璧なPLLは無いというのが実感だね。
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- 2015/12/23(水) 01:14:40|
- ＤＡＣ
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へー、そうですか。XTALには何か癖が有るのかなー？
- 2015/12/25(金) 17:16:46 |
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- Cocoぱぱ #-
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今回驚いたのは、NZ2520SDの22.5792MHzと比較してこちら（AD9854の出力）の方が圧倒的に滑らかな音だったことです。オーディオに全く興味のない家人も聞き分けることができたくらいの大きな差がありました。面白いです。
- 2015/12/25(金) 15:03:35 |
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- kei #N/7Pc.D2
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おー、良さげな構成ですね。はい。クロック分離でクロック非同期のDAIが一番良いはずですね。
RAMじゃなくてFIFOというのも良いかもですね。:-)
- 2015/12/23(水) 19:36:10 |
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- Cocoパパ #-
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ちょうど今、目の前で携帯基地局向け中古のMorion 10MHz OCXO + AD9854 DDS で生成した 22.5792MHz を藤原さんの I2S 非同期 FIFO の送り出し側クロックに入力して試聴中です。OCXO 発振周波数の関係で、AD9854 の内部 PLL で 100MHz に逓倍しているためそこのジッタは防げませんが、今までとは別次元の音です。プラセボもあるでしょうが。
おっしゃるところの「確定したジッタ」を最小化するには非同期FIFOが最終解では？
念願の「漆黒の中に浮かぶ向日葵」を実現できたかも、感があります^^)
- 2015/12/23(水) 13:57:42 |
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- kei #N/7Pc.D2
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